xilinx rapidIO IP example_design工程translate总是出错

只看该作者 · 2012-10-17 18:22

xilinx rapidIO IP example_design工程translate总是出错，和chipscope文件下的文件有关，如果用.v文件出现以下错误，如果用.xco文件则编译时提示重新获取IP，一直获取但是获取不到。（其中一个错误）
ERROR:NgdBuild:604 - logical block 'rio_de_wrapper/rio_ila1_gen.i_rio_ila' with
type 'rio_ila' could not be resolved. A pin name misspelling can cause this,
a missing edif or ngc file, case mismatch between the block name and the edif
or ngc file name, or the misspelling of a type name. Symbol 'rio_ila' is not
supported in target 'virtex6'.
如果把工程中和chipscope文件夹下相关文件全部屏蔽不例化，自己添加.cdc文件，则最后place & route不能通过。
请问各位这改怎么办

1万 · 2012-10-17 21:19

。。。。你重新用XCO生成一遍ILA和ICON的IP不就行了么？

只看该作者 · 2012-10-25 18:25

猴哥帮帮忙啊！这几天我通过RapidIO核的example_design自己改了个程序，综合编译都没有问题，把example里面的所有的chipscope相关的程序都去掉了，自己添加个CDC文件编译时最后place & route总是过不去，有错但是错误信息栏里面什么也不报，看不到错误更没法解决了，可能和以前核里面原来的chipscope文件有关但是我把所有程序都去了！猴哥给想想是什么问题