xilinx rapid IO 如何实现自定义数据的收发仿真？
2015-9-16 18:17
- FPGA论坛
- 24
- 6471
奇怪就奇怪在这了。我后来用我自己的又多仿了一会儿 也出数了 但和他给的例子是一样的 感觉像是固化在IP核 ...
而且我已经禁用了里面的VIO，在仿真100us左右会有乱七八糟的东西从tx口出来 根本不是我想发的数 而且我很奇 ...
版主大哥 不是板卡测试，只是在modelsim里仿真，port_initialization那个管脚一直不拉高。这是为什么呢？ ...
另外兄弟 我QQ52748381 可以加Q交流，你说的配置寄存器我看手册里没有写FPGA仿真也需要配置寄存器啊？还有 ...
我就是一直等 但port_initialization这个管脚一直不拉高，也就是port一直没有初始化完成。求解这是为啥呢？ ...
另外我现在的testbench就是实例化两个工程的顶层，对接高速收发器的tx和rx口，使其中一个作为发送端，通过n ...
RT，SRIO的工程自带的仿真可以跑，另外证书也已经为full license，但我在仿真发送自己的数据的时候发现IP核 ...
xilinx rapidio ip核如何仿真
2019-10-12 10:20
- FPGA论坛
- 46
- 14202
跪求S3C44B0达人指点外部中断下降沿触发
2012-3-15 14:34
- ARM技术论坛
- 5
- 2622
UCOSII】(OS_TCB *)0 为什么可以理解为在该优先级无任务
2010-8-3 19:12
- ZLG
- 2
- 3296
2
3
近期访客