共享我的《iCore》 FPGA / ARM 双核心板
2024-2-19 14:17
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学习一下
此种情况如何做时序约束
2012-10-9 22:13
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30# jiahuasz
为什么这样说呢，这张图是通过配置CLK POL寄存器的值来选择是时钟的上升沿发出数据还是下 ...
28# Backkom80
解是解决了，但是我想多了解一下IODELAY是如何使用的，呵呵。
:'( 还没有来回答。。。
22# GoldSunMonkey
猴子哥，您这个22楼有灌水嫌疑啊，好歹来一趟，给点建议嘛！ ...
18# dan_xb
您好！这里提到的使用IODELAY是调整输入时钟和数据之间的时序关系么？这个和输入offset in约 ...
13# GoldSunMonkey
时钟是和数据等长的。
使用的是spartan3AN芯片XC3S400AN，内部有4个DCM，其中一个DCM用于内部全局时钟了。 ...
9# dan_xb
您好！谢谢您的回复，请问DCM的相移多少是怎么判断呢，是根据前端芯片的Tco和PCB的走线延迟来 ...
7# Backkom80
谢谢！
就是说多个可能的时钟的话，我按最高的时钟进行约束时对的了？
我先按您说的试下啊 ...
4# dan_xb
好的，首先谢谢您的指点！
我使用的是xilinx Spartan3AN系列芯片 XC3S400AN。
硬件上clk和dat ...
2# Backkom80
嗯，是单端的。CLK POL的作用正如你所说。
planAhead 中的时序违规怎么处理？
2012-9-26 12:49
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暂时还没有发现跑飞了什么东西，但是这么大的延迟让人很纠结啊！有什么方法可以解决这个问题吗？计数器位宽 ...
7# Backkom80
以这个为例，是Vsync_pos_cnt到Vsync_edge_tmp的delay，代码如下：
always @(posedge iClk ...
7# Backkom80
计数器啊，我看了下好多delay都是出在计数器上，你有QQ吗？帮我看看啊，现在问题很棘手啊 ...
5# Backkom80
呶，附件是截图。第一张是ISE中的Analyze Post-Place & Route Static Timing报告，没有错 ...
offset IN约束中valid怎么使用
2012-9-27 08:15
- FPGA论坛
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6# GoldSunMonkey
谢谢猴哥啊！有了您的指点，我们才能进步的更快啊！
恩呢
2# Backkom80
那可以理解为我的offset约束出问题的原因就是因为没有加VALID吗？ ...
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