求助：关于这个CPLD片子的输出信号问题。
2015-1-4 09:22
- FPGA论坛
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玄德兄正解！
下午在实验室换了个500MHZ示波器看了一下， 示波器设置50ms或者100ms看CPLD输出信号还是幅 ...
自己顶，期待高人来解答！
自己顶！
大家新年快乐！
上面图片是用的200ms档位，后来用100μs或500μs能抓到的脉冲比较少，
输出每个脉冲周期宽度1.75μs确实 ...
自己顶！
最近在做光电编码器计数的设计，用lattice 的CPLD芯片ispLSI1016E，但是用示波器查看输出信号波形时，发现 ...
如何搭建一个电路将0.7--3.3V的电压转成0.1--0.9V
2014-12-1 12:40
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