时序问题请教！！
2013-5-8 21:21
- FPGA论坛
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reg到reg, 这里包含的细节可很多. 不是一根线连接连个触发器这么简单.
中间有LUT延时, 布线延迟.
可以根 ...
改进方法在前面已经给出来了. 基本就是分解逻辑. 利用延迟几个周期达到提高定时性能的目的.
前面只是简单改 ...
分析一下超标的路径, 看看延时在各段分布情况. 就可以找到原因.
我大致看了下, DATA_10BIT_OUT_N的输入逻 ...
FPGA寄存器的初始值是什么?
2013-4-9 23:52
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还是用复位比较可靠, 一切由自己掌控.
一款不错的VHDL和Verilog转换软件
2014-12-17 21:59
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使用很简单, 运行bin\xhdl.exe
Source File: 选择源文件,
File\Translate或工具栏上的"Translate"按钮: 开 ...
这软件太牛了.
我试了一下v->vhd, 基本上不用改. 模块划分完全保持相同.
【活动贴】FIR滤波器FAQ
2013-4-10 22:03
- EDA 技术
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不错. CPU里面确实可以这样做, 如果是FPGA, 应该省不了.
还可以用对称性减少近一半的乘法运算量.
...
【活动贴】各种运放电路及计算
2013-4-4 10:35
- EDA 技术
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很好的资料. 多谢分享.
关于Verilog的两个小疑问
2013-4-2 09:13
- EDA 技术
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1. assign给线网赋值, 应该用wire.
2. 语法没问题. 加寄存跟不加寄存,通常功能是有差别的. ...
always语句疑惑求教
2013-3-29 22:31
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是啊. 这种写法在test bench里面倒是可以的.
我测试了一下, 前面一个延时完成前如果第二个延时也在代码中 ...
我这个程序, 基本原理是:
txd变1时, 3clk后rxd才变1
txd变0时, 4clk后rxd才变0
很好玩啊. 我试了一下, 效果很好.
always @(txd) begin
if(txd) repeat(3) @(posedge clk);
else r ...
在GAL22v10中，如何编两个D触发器，一个用第一脚clk的上升沿
2013-3-24 21:53
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Gal22v10, 时钟是公用的, 所有的触发器 都只能是上升沿.
除非是用两片Gal22v10, 才可以不同时钟.
我是看 ...
谁有可设置任意波特率的Uart程序（verilog的）？
2016-12-3 19:02
- FPGA论坛
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把每个always都看懂了， 那接口信号功能就自然知道了。
这才200多行代码。我经常会设计几千行代码的...
...
综合工具会自动将integer高位丢弃，结果跟reg没有什么区别。
至少我的综合工具是这样。
:lol ...
慢慢看,不用急. 这段代码是经过了高度优化的代码. 效率很高的.
考虑了很多实际应用中需要考虑的细节问题. ...
包括了:
波特率发生器.
高频,低频自动同步.
异步信号同步.
串行变并行.
不同波特率设置方法在程序里面有 ...
3线全双工任意波特率RS232收发器:
测试波形:
可以先按照最高频率设计, 例如115200.
然后按照不同的波特率分频.
100MHZ的有源晶振用50M带宽的示波器
2013-4-2 16:57
- FPGA论坛
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这能说明什么? 没有高频率的示波器的话, 可以用下面的方法试试:
代码中对时钟分频, 再测试一下波形.
我以前 ...
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