alter 异步fifo ip核 读的时候数据出错
2014-7-29 10:13
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问题解决了，我把每次写的数据的个数改成2的幂就OK了
我是用signaltap仿真的，仿真出来这个结果，边写边读的
我是用signaltap仿真的，边写边读的
我用的fifo写是8位，时钟50MHz 读是32位，时钟100MHz 读的时候没读出4字节的数据之后会隔两字节的数据， ...
PC FPGA以太网通信
2014-7-10 17:29
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88e1111接收的数据不正确
2016-8-4 08:25
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88E1111接收数据有问题，猴哥
2014-1-7 16:34
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新手才学verilog，请问一下Verilog中有类似于C语言中while（某变量）；这样的语法吗
2014-7-8 00:03
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