赛灵思FPGA世界首批X-MEN荣誉勋章火热出炉！
2013-2-1 09:36
- FPGA论坛
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有没有我的啊？
ISE约束文件*.ucf的写法
2013-1-6 20:29
- FPGA论坛
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,不错，收藏一下，很多都忘记了
virtex6 pcie中断问题
2013-12-18 22:14
- FPGA论坛
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对啊，楼主我也没有发现中断延迟啊 ?包括1052上面也没有发现啊
申请开设【仿真与验证】版
2020-7-13 08:34
- 21ic投诉|建议|站务
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这个我绝对支持，我觉得现在FPGA在仿真和验证这一环节缺少很多，比如PCI，PCIe的DMA模式，都根本没有testbe ...
求助
2012-12-28 21:40
- FPGA论坛
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时钟便宜的原因很多，或者是没有走全局时钟，或者控制信号的扇出过大，没有看你程序，具体不好说 ...
电源纹波对AD采样的影响
2012-12-31 15:43
- 电子技术交流论坛
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但是如果采集的是交流信号呢
用ISE13.3自带的综合工具XST分别在器件Virtex5和virtex6上综合后
2012-12-28 21:45
- FPGA论坛
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呵呵，V5 和V6的架构完全不一样啊，一个4输入查找表，一个6输入，,一个4个DFF，一个2个DFF，你看看综合出来 ...
一个简单程序，求大神帮我看看
2012-12-28 21:41
- FPGA论坛
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少了一个END
。。。。。
FPGA代码设计过程中故障记录
2012-12-28 22:49
- FPGA论坛
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- 2238
这个还有一种方法可以解决，就是让fpga的配置速度加快，也有可能解决
ISE综合过程中，两个模块放一块的综合频率大于其中一个模块的单独综合频率
2013-1-29 00:13
- FPGA论坛
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- 3123
我怀疑一起综合的时候，是不是系统优化了什么呢 。
你看一下时须报告中的关键路径是怎么走的，不久清楚了吗
该怎么弄？
2013-1-8 23:44
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楼主这样写也是对的，因为楼主这样写综合出来的是带时钟使能的D触发器，能够实现楼主所说的功能， ...
新手求帮助：怎样用指定的LUT实现某一逻辑功能
2013-1-9 23:50
- FPGA论坛
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- 1846
在核心的设计上 一般有这个需要的，有很多时候，很多资源要手动布局的， ...
这个你先采用原语的方式写出RS触发器来，然后在UCF中指定原语的位置，其中FPGA内部没有与非，或非门，只有 ...
基于PCIe总线的超高速信号采集卡的设计
2013-1-8 20:21
- FPGA论坛
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- 2040
很怀疑这个文献的真实性,如果是800M , 14位的采样率,并且实时的情况下,采用X4的PXIE也做不到连续把 ? ...
spartan6 --信号经过一个F?MUX 或者MORCY需要的时间 ?
2013-1-15 22:04
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- 4
- 1862
OK，看到了，呵呵，谢谢了啊
没有搜索到的，这个跟工艺和设计与关系，网上只是说了MORCY的延迟大约在1ns左右，但是我不太相信，所以期 ...
PCIe的DMA仿真问题 ？ -spartan6
2013-1-22 07:54
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没有一个人研究过吗？
有关赛灵思基于ARM处理器处理架构的16个疑问
2013-1-15 21:52
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除非是军工或者航天方面，要不然在商业中，除非价格降下来，否则实用性不是太大 ...
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