VHDL的敏感信号默认的电平触发
2007-8-28 09:09
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的时候
出发条件是信号出现跳变
问高手个问题，关于clock setup
2007-8-28 10:46
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multicycle是可以解决建立时间不够的问题，但是，第一、你加multicycle约束的信号，确实是小于等于50M的信 ...
我一开始也以为是环境变量的问题 我按**方法说道饿又弄
2007-8-30 22:19
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......
我问一个VHDL的问题大家过来看一下 谢了
2007-9-2 13:49
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library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use iee ...
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