MUX应用
2012-5-30 22:19
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1. 在FPGA里要实现两种并串转换，但只对应一组输出
比如输入分别是20和30位数据，分别通过4:1和6:1转换后变 ...
microblaze 只能生成差分clk输入?
2012-3-30 15:02
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microblaze 差分clk
2012-3-26 22:46
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synplify 编辑 Xilinx库
2013-8-6 08:38
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ISE后仿
2012-3-15 21:39
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ISE后仿
2012-3-16 14:58
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Modelsim下对ISE生成的PAR文件进行后仿
2012-3-15 12:28
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Modesim 编辑 ISE的VHDL相关库
2013-12-26 17:17
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能不能发个Synplify.Premier9.6.2
2012-3-30 15:05
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Spartan6 Core Generator DDR3
2012-3-1 14:56
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视频消隐
2012-2-24 21:33
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