HDL语言中如何避免产生Latch?
2008-12-28 21:16
- EDA 技术
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尽量用signal，少用variable，variable。
跪求！VHDL中符号=>是什么意思？
2008-11-21 18:16
- EDA 技术
- 9
- 12168
数字分频
vhdl菜鸟的初问
2008-11-21 18:09
- EDA 技术
- 7
- 1645
vhdl 和Verilog 是两种硬件描述与语言。vhdl语法更为严谨适合系统及而Verilog 语法较为宽松 ...
VHDL行为描述问题
2008-11-21 18:04
- EDA 技术
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- 1685
工程上好像一般都用rtl级，行为及貌似在映射到器件时会存在问题
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