AD采样数据同步问题
2012-12-6 21:29
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16楼，FPGA的IO输出的时钟 抖动挺大的，不能作为AD的时钟。
30M的频率对布线等长基本没要求吧，当然不能太 ...
由“组合电路描述与时序电路描述分开写”想到的
2012-3-21 14:07
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1和3，我都是用第二种用法，感觉两种用法是一样的，只不过第二种看着直观
2，我一般都是将两个always块合并 ...
GSM给您说说XILINX FPGA对内存的需求
2013-1-30 20:17
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这种需要好几十个G内存的芯片一般都用在什么地方啊？
使用PLL的约束问题
2012-3-26 23:09
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我感觉这样做好像不行吧，外部输入时钟作为DCM的输入时钟后就不能再作为其他操作的时钟了吧？
DCM中不是有 ...
148.5M分频得到3.072M请问怎么分
2012-3-31 08:51
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话说xilinx的DCM做的有待加强，D和M的值都必须小于等于32，很多想要的频率都不能太准确。 ...
时钟沿的困惑
2012-3-12 15:34
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恩，我很多时候也是这么用的，感觉挺好的
Xilinx FPGA设计进阶(提高篇）.zip
2012-8-4 18:37
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下载了，感谢楼主！
单片机与FPGA串_并行通信设计
2013-9-13 21:23
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先下了再看
spartan 3A的芯片M[2:0]VS[2:0]空的可以烧录fpga吗
2012-8-31 14:07
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不可以，悬空的话可以默认为全是高电平，M【2:0】全为高电平是slave Serial烧写模式，除非你使用的是这种烧 ...
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