使用PLL的约束问题

只看该作者 · 2012-1-11 22:47

在使用Xilinx平台时，遇到一下问题，请各位高手予以解答。
工程信息：
         FPGA外源输入时钟CLK_IN，到design中会进入到三条不同的path：
            1. 作为FPGA现成的PLL模块的输入，PLL分频后产生时钟SYS_CLK；
            2. 时钟输入，直接驱动design中电路;
            3.  经过与或逻辑后，输出时钟CLK_OUT, 驱动电路输出数据DATA_OUT;

         以上三条时钟都做了异步处理。

问题是：
            在ucf约束文件，创建时钟CLK_IN, 创建时钟SYS_CLK；会报warning： CLK_IN 周期定义了两次，约束被忽略，猜测原因是因为PLL生成信息中已经包含了时钟信息。但是，如果不创建时钟CLK_IN的话，第2条path中直接驱动的电路timing信息没法加。这是第一个问题。

         第二个问题，为了保证CLK_OUT与DATA_OUT的同源特性，做怎样约束合适，只设置IOB是否能保证？