重赏求助：能熟练应用verilog的高手进来看一下
2012-3-22 23:51
- FPGA论坛
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兄弟啊，你把状态跳转图画出来，接下来怎么写，就一目了然了。
如果还是不行，再叫我吧。 ...
求Verilog HDL程序
2012-3-19 18:39
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这个很简单啊。一个通道在DCLK上升沿采数据，另一个通道在DCLK下降沿才数据。当两个采样通道数据都采样到6 ...
SDRAM hy57v561620官方资料里为什么没有时序图
2012-3-21 16:35
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在此之前，关于SDRAM的资料已经很详细了。官方给的资料，只列出了很多参数。这些参数，对于熟悉SDRAM的人， ...
急急急！！FPGA管脚锁定问题。。。
2012-3-22 23:11
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- 7
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你将最新的工程综合了没？
【求助】FPGA输出管脚不能设为低电平
2012-3-17 10:01
- FPGA论坛
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引脚损坏或者是虚焊！
使用PLL的约束问题
2012-3-26 23:09
- FPGA论坛
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补充一点，要保证“CLK_OUT与DATA_OUT的同源特性”。可以采用OFFSET OUT约束
楼上正解。不可能同时把CLK_IN即接在DCM的时钟输入，又接在其他单元的时钟输入上吧。
DCM中的IP核中已经包 ...
quartus 2 11.0安装完后出现这样的问题！
2012-3-22 22:59
- FPGA论坛
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没有安装器件库。
要学会看英文啊，不然会很吃亏的。
关于扩展IO口
2012-3-21 22:32
- FPGA论坛
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如果对时序没有严格的要求的话，可以用一个便宜且引脚多的CPLD做一个外扩板，母版与外扩版通过串行数据线进 ...
Spartan 6的altium集成库哪里可以下载？
2016-3-15 14:20
- FPGA论坛
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感谢明空
请大家帮忙看看quartus错误Error (276003)是什么意思？
2012-3-21 16:01
- FPGA论坛
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- 7980
你在生成fifo的时候，要求使用的是LE资源吧，请改写成Auto或者M9K，解决了请给分哦。 ...
一个超级难的简单计算题
2012-3-16 13:59
- 电子技术交流论坛
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那一篇号称只用2周期做除法运算的**不是NB，是SB！
ISE后仿
2012-3-16 14:58
- FPGA论坛
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可以，Isim，界面现在跟modelsim有点像
谨以此文，献给战斗在XILINX第一线的同志们
2012-4-8 12:11
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:(
FPGA扩展SRAM，FLASH的问题，见图
2012-3-21 15:47
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对于处理器而言，内存和外设统一按照字节编址，管理起来比较方便。
由“组合电路描述与时序电路描述分开写”想到的
2012-3-21 14:07
- FPGA论坛
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呵呵，有点意思。由一个话题不经意间引到另外一个话题。
你举得这个例子，是在时序逻辑中。在时序电路中 ...
2# Backkom80
我在组合逻辑里面用非阻塞式的赋值，不是对于错的问题，要看场合的。
对于“组合逻辑里面 ...
1.很多资料中，在将coding style时，会提到组合电路与时序电路要分开设计。
我本人觉得这个区分没有必要搞 ...
请问一个不是很难的问题
2012-4-26 08:47
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请教关于SD卡驱动命令中的CMD和ACMD的区别
2012-4-25 15:36
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