Spartan 6的altium集成库哪里可以下载？
2016-3-15 14:20
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感谢明空
请问一个不是很难的问题
2012-4-26 08:47
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如果被采样的信号相对于采样时钟而言是一个异步信号，建议不要只打一拍，这样可能会由于亚稳态影响电路的稳 ...
请教关于SD卡驱动命令中的CMD和ACMD的区别
2012-4-25 15:36
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呵呵，没什么优势。
原因很简单，一般的CMD只有6个bit，后来发现需要的CMD类型多了，所以就YY出了CMD55+CMD ...
quartus 2 11.0安装完后出现这样的问题！
2012-3-22 22:59
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没有安装器件库。
要学会看英文啊，不然会很吃亏的。
SDRAM hy57v561620官方资料里为什么没有时序图
2012-3-21 16:35
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在此之前，关于SDRAM的资料已经很详细了。官方给的资料，只列出了很多参数。这些参数，对于熟悉SDRAM的人， ...
重赏求助：能熟练应用verilog的高手进来看一下
2012-3-22 23:51
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兄弟啊，你把状态跳转图画出来，接下来怎么写，就一目了然了。
如果还是不行，再叫我吧。 ...
急急急！！FPGA管脚锁定问题。。。
2012-3-22 23:11
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你将最新的工程综合了没？
关于扩展IO口
2012-3-21 22:32
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如果对时序没有严格的要求的话，可以用一个便宜且引脚多的CPLD做一个外扩板，母版与外扩版通过串行数据线进 ...
FPGA扩展SRAM，FLASH的问题，见图
2012-3-21 15:47
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对于处理器而言，内存和外设统一按照字节编址，管理起来比较方便。
由“组合电路描述与时序电路描述分开写”想到的
2012-3-21 14:07
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呵呵，有点意思。由一个话题不经意间引到另外一个话题。
你举得这个例子，是在时序逻辑中。在时序电路中 ...
2# Backkom80
我在组合逻辑里面用非阻塞式的赋值，不是对于错的问题，要看场合的。
对于“组合逻辑里面 ...
1.很多资料中，在将coding style时，会提到组合电路与时序电路要分开设计。
我本人觉得这个区分没有必要搞 ...
使用PLL的约束问题
2012-3-26 23:09
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ISE后仿
2012-3-16 14:58
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谨以此文，献给战斗在XILINX第一线的同志们
2012-4-8 12:11
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一个超级难的简单计算题
2012-3-16 13:59
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【求助】FPGA输出管脚不能设为低电平
2012-3-17 10:01
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求Verilog HDL程序
2012-3-19 18:39
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请大家帮忙看看quartus错误Error (276003)是什么意思？
2012-3-21 16:01
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