verilog,遇到个问题，不知道怎么解释

只看该作者 · 2017-3-5 10:57

if（cnt < 5'd18）
cnt <= cnt + 1;
else cnt<=0;

if(cnt == 1)
init  <= 1;  //改为 init  =1 也不对  ，编译显示这个位置是错的

上面这个代码，怎么编译都不过，显示错误为
Error (10200): Verilog HDL Conditional Statement error at LEDa.v(65): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct

但是我改成下面这样就编译通过了，
if（cnt < 5'd18）
begin
      cnt <= cnt + 1;
      if(cnt == 1)
            init  <= 1;
end
else cnt<=0;

就是将错误的那句插入到上面那个if语句里（插入到其他位置都会报错，只有插入到上面的if语句里才不报错）

请问各位知道这是什么原因吗？