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FPGA中的模块调用inst?int?

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aiguozhedd|  楼主 | 2011-6-11 11:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
ST, FPGA, pi, vi, sic
大家好,我最近学FPGA,做一个VGA显示的实验

看到给的例程中调用底层模块的时候是这样的语句(调用了两个模块)
sync_gen_50m sync_gen_50m_int (
.clk ( clk ),
.rst_n ( rst_n ),
.hsync ( hsync ),
.vsync ( vsync ),
.valid ( valid ),
.x_cnt ( x_cnt ),
.y_cnt ( y_cnt )
);

char_rom_VibesIC char_rom_VibesIC_inst(
.addr ({char_sel[9:5],ypos[4:1]}), //字符的Y轴由16 pixel变为32 pixel
.data (char)
);


我看书的时候一般认为只要写  模块名(.xx(),.xx()....)这样就好了,
但是例程中将模块名重复了一遍还在后面有所添加
一个加了_int  另一个加了_inst  

小弟在网上找了好久也没找到这是什么意思
请大家帮帮忙~谢谢!

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沙发
lwq030736| | 2011-6-11 23:39 | 只看该作者
不会verilog......

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板凳
金戈铁马| | 2011-6-12 07:57 | 只看该作者
verilong的模块调用格式是
module_name instance_name (port_associations)
这下该懂了吧,前面的是模块名字,空格后面跟的是实例名字。实例名字后面加int inst是为了跟模块区别

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地板
sxhhhjicbb| | 2011-6-12 09:29 | 只看该作者
inst是instance的意思.随意取的,原则是为了和别的模块区别,同时又能望文生义。

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5
sleepybear| | 2011-6-12 09:56 | 只看该作者
随便取的,就是instantiation的头字母缩写呗。你要是高兴(而且看你代码的家伙也高兴),你用f*ck之类的four-letter-word也没关系。╮(╯▽╰)╭

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6
sunmax| | 2011-6-14 20:51 | 只看该作者
有点像VHDL中的实例话了 可以重复生成 同一功能 电路  但名字不同哦

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7
aiguozhedd|  楼主 | 2011-6-18 17:58 | 只看该作者
谢谢各位!

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秋风式街球| | 2011-6-19 14:54 | 只看该作者
收益了

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