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一、综合中出现警告：spa [Synth 8-5788] Register Packet_header_reg in module RXDDSP is has both Set and reset with same priority. This may cause simulation mismatches. 设计 解决方法：在复位时将寄存器Packet_header_reg的初值设置为0；it 二、redeclaration of ansi port ClkOut is not allowedio 解决方法：在程序设计过程当中出现了变量的重复定义，把重复定义的变量去除便可 程序设计 三、[Synth 8-3352] multi-driven net count[9] with 2nd driver pin 'count_reg[9]/Q' ["C:/Users/Administrator/Desktop/DPC-SRIO/Dpc_Pinyu2/TEST_SQRT/TEST_SQRT.srcs/sources_1/new/SQRT_test.v":72]
这个错误的缘由是在多个always块中对同一个reg型寄存器赋值，仔细检查便可排除test 四、[VRFC 10-3427 ]illegal recursive design instantiation变量 在作SRIO功能仿真时，出现以上的提示错误，但检查了很久没发现问题，最后把IP核配置界面的IP核名字改了一下成功了，特此记录一下。module 五、[Synth 8-3352] multi-driven net Q with 2nd driver pin 'GND' ["C:/Users/15003813081/Desktop/ZYK/CONV_project2/CONV_m_3_3/CONV_28_3.srcs/sources_1/new/CONV_top.v":46]配置 出现此错误的缘由：对一个reg型变量在多个always块里面赋值，也多是对同一个wire型变量屡次赋值形成冲突；file 六、仿真时，xvlog文件中提示这个错误port connections cannot be mixed ordered and named 出现这个错误的缘由是在例化模块的时候括号里面最后一行多了个逗号；
七、Failed to deliver one or more file(s). 出现这个错误的缘由是文件的路径太长了，把文件的路径改短就好了；
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