发新帖我要提问
返回列表
打印
[verilog]

fifo最后一个数据读不出来

[复制链接]
2678|4
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
kdurant|  楼主 | 2013-11-22 16:02 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FIFO, AC

实际写入了5个数据进去，但读出4个数据的时候，rdempty就一直为高了，这是什么情况？

求大家指点下

使用特权

评论回复 赏

相关下载

相关帖子
沙发
loveajia| | 2013-11-22 16:45 | 只看该作者
代码里面有没有加上if(!fifo_empty)然后再读取数据呢

使用特权

评论回复 赏
板凳
haitaox| | 2013-11-24 21:19 | 只看该作者
你仿真的时间太短了吧。对于异步fifo来说，从写时钟域传递到读时钟域需要n个周期。n的个数取决于fifo的一些特性，一般情况下大于3个。
你可以再延长一段时间看一看。

使用特权

评论回复 赏
地板
痴小吃| | 2014-3-26 14:16 | 只看该作者
我以前也有这个问题，仿真一直不真确。但是实际使用的时候确实真确的，应该是仿真做的不好

使用特权

评论回复 赏
5楼
Azelus| | 2014-4-21 10:49 | 只看该作者
可能时钟没有一直给

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

kdurant

25

主题

279

帖子

0

粉丝