关于FPGA选型
2014-6-18 17:46
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选型的人应该是有一定技术基础，对FPGA有比较全面的认识的人才行吧，作为小白还没有这个资格，仅个人意见： ...
module 模块是否可以不用clk 触发？
2013-12-10 22:45
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模块好像都要时钟驱动吧，最好写成同步时序逻辑，这样的电路不容易出错，时序性能也比组合逻辑好
lz只需要 ...
xilinx 时钟资源
2013-12-20 19:22
- EDA 技术
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菜鸟一枚，在学习FPGA时，发现可以用原语例化一个DCM，也可以用IP 核生成一个DCM ，求问这两个是否有区别？ ...
FPGA设计经典书籍-资料汇总下载
2019-12-20 10:03
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simple Dual-port RAM使用问题
2013-11-25 23:25
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牛人的FPGA设计经验分享
2016-9-11 22:43
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代码分析
2013-10-23 14:32
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Xilinx 高有效复位 or 低有效复位？
2014-6-28 20:10
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Verilog 中的 signed 和 unsigned
2014-7-8 23:12
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