牛人的FPGA设计经验分享
2016-9-11 22:43
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厉害，学习了
FPGA设计经典书籍-资料汇总下载
2019-12-20 10:03
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这么强大的帖子，只能说一句“LZ好人…”
代码分析
2013-10-23 14:32
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上面这段代码应该是实现 把R_addr_reg0 延时2个时钟后赋给R_addr，直接赋值的话，只延时1个时钟 ...
simple Dual-port RAM使用问题
2013-11-25 23:25
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coe文件是用来初始化RAM，如果A口写了新数据，B口读出来的肯定就是写进来的新数据了 ...
module 模块是否可以不用clk 触发？
2013-12-10 22:45
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模块好像都要时钟驱动吧，最好写成同步时序逻辑，这样的电路不容易出错，时序性能也比组合逻辑好
lz只需要 ...
关于FPGA选型
2014-6-18 17:46
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选型的人应该是有一定技术基础，对FPGA有比较全面的认识的人才行吧，作为小白还没有这个资格，仅个人意见： ...
Xilinx 高有效复位 or 低有效复位？
2014-6-28 20:10
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Thx，虽然多一个门没什么大的影响，但是强迫症患者看到就想把它去掉...
Thx，明白了
Verilog 中的 signed 和 unsigned
2014-7-8 23:12
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自己搞明白了
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