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[FPGA] 1.Idelay 如何添加？

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 楼主| entepino 发表于 2023-12-5 15:09 | 显示全部楼层 |阅读模式
IDE, 时钟, 相位
本帖最后由 entepino 于 2023-12-5 15:10 编辑

从外部输入10路20M clk和data，每一路自身的clk和data都是对齐的，但clk之间不是对亲的，我们想用Idelay进行对齐操作，这个idelay是放在采样时钟200M这边，调节200M的相位，还是放在每一路的clk和data上，调整clk，data的输入，不调整采样时钟的相位。
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