DDR3的IP核中UI一侧的时序问题

发表于 2016-2-3 14:57

请问～～～一个关于使用DDR3的IP核的问题

我花了两三天看明白tRCD、tCL之类的SDRAM时序，却发现好像这些时序是在PHY那一侧才需要考虑的问题，并且该IP核已经有自己的一套解决方案来处理这些时序。
那么也就是说，在UI端仅仅玩转读写请求/地址/数据这几个信号就可以用好DDR3了，我的理解没错吧？可是这些信号的发送和接收需要遵循的时序规则在哪里呢？仅仅靠app_wdf_rdy和app_rdy两个信号来实现信号间的握手吗？又如何确保指令和数据的不间断传输呢？比如我在输入端接一个某型号摄像头，那么在上电稳定后，数据流会不间断送入FPGA等待进入SDRAM，如何才能确保这个数据流传入SDRAM的过程是不间断的，即数据流不会溢出呢？

发表于 2016-2-15 15:14

首先你可以用IP的自带testbench仿真看下，其次你要认真研究下DATASHEET关于UI接口的使用说明。

发表于 2016-2-16 10:28

本帖最后由 ococ 于 2016-2-16 10:30 编辑

你的理解是对的，用户只需要考虑UI端的接口信号。
DDR的工作频率是比较高的，你的摄像机数据流到来之后一般需要有一个缓存，缓存一定的数据后就执行一次写DDR的操作，将缓存的数据写入到DDR中。设计中使用DDR的时候一般要考虑存取带宽，存取带宽要高于你的数据流的带宽才可以。而且DDR的存取带宽不是100%可用的。不同的读取的方式存取带宽的利用率也不一样。

发表于 2016-2-16 13:20

楼上正解！

发表于 2016-2-27 23:44

学习了。

发表于 2016-2-29 08:43

MIG的user guide里有。

发表于 2016-5-8 17:15

雪夜虫子发表于 2016-2-29 08:43
MIG的user guide里有。

比如我想测试能不能写入数据，我要加的数据值应该赋值给谁呢？感觉user guide里没有讲啊，我给app_wdf_data赋值总是报错啊！！！

[FPGA] DDR3的IP核中UI一侧的时序问题

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