VHDL语言问题

发表于 2010-3-3 20:25

请各位指点指点，不胜感激
在一个设计实体中，写了多个功能相同的结构体，但是没有配置语句，编译、仿真、时序分析可以正常进行，那么编译和仿真时，使用的是哪个结构体呢？
如果在结构体后面加上3个配置语句，也可一切正常，请高人指点其中道理

另外一个问题：块语句说明部分可以是端口和类属语句，但是在检查时就会出错，提示：块语句中不能有端口和类属语句，不知道其中道理
谢谢各位

发表于 2010-3-4 10:33

各位请多指教啊，谢谢先

发表于 2010-3-5 21:41

很焦急等待啊，没有人搞这个么？

VHDL语言问题

相关帖子

浏览过的版块