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[verilog] 倒计时系统设计（中）之BCD编码模块

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 楼主| zhangyuhua 发表于 2017-3-18 22:15 | 显示全部楼层 |阅读模式
BCD, 编码, 系统设计, 二进制, 数码管显示
      上篇写了倒计时系统的计时模块，这篇接着写倒计时系统的BCD编码模块。首先介绍下，BCD码的定义。      BCD码是指用4位二进制数来表示1位十进制数0——9中的一个。
      设计此模块的原因：假如上一篇计时模块的输出cnt_s=21、cnt_ms=45（即21.45），它是二进制数；而数码管显示是将cnt_s=21/cnt_ms=45的个位和十位分别显示的。故此需要将二进制数转化成BCD码。
      （一）二进制数转BCD码的原理（加3移位算法）
                首先，定义一个4*N位的BCD码，如bcd_data[7:0]=8'h00，需被转换的二进制数定义成din[7:0]。
                然后，将din[7]移入bcd_data[0],将bcd_data[7:0]每四位分成一组，这4位组成的二进制数若>=5，则加3后再赋值于bcd_data[7:0]；若<5，则将bcd_data[7:0]保持不变。依次进行上步操作，直至将din[7:0]的数值全部移入bcd_data[7:0]中。
             需要注意的是，被转换的二进制数din是N位，则需要转移的次数就是N次，判断的次数是(N-1)次。
      （二） BCD编码的模块框图：

      （三）源代码：
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  1. module bcd(
    

  2.                         //System Signals
    

  3.                         input                                        sclk                        ,
    

  4.                         input                                        rst_n                        ,
    

  5.                         //Others
    

  6.                         input                                        bcd_trig                ,
    

  7.                         input                        [7:0]        din                                ,        //max is 99
    

  8.                                                                                                                 //cnt_ms[7:0],cnt_s[7:0]
    

  9.                         output                reg        [7:0]        bcd_data                ,        //two smg:4bit+4bit
    

  10.                                                                                                                 //bcd_cnt_ms[7:0],bcd_cnt_s[7:0]
    

  11.                         output                reg                        bcd_data_vld        
    

  12.                 );
    

  13. //========================================================================\
    

  14. // **********Define Parameter and Internal Signals*******************
    

  15. //========================================================================/
    

  16. parameter        END_SHIFT        =        8                ;        //din is 8 bit
    

  17. parameter        IDLE                =        3'b001        ;
    

  18. parameter        SHIFT                =        3'b010        ;
    

  19. parameter        ADD                        =        3'b100        ;
    


  20. 

  21. reg                [7:0]        din_temp                ;        
    

  22. reg                [3:0]        bcd_data_r1                ;        //unit
    

  23. reg                [3:0]        bcd_data_r2                ;        //ten
    

  24. reg                [2:0]        state                        ;
    

  25. reg                [3:0]        cnt_shift                ;
    

  26. reg                                flag_bcd                ;
    

  27. //========================================================================\
    

  28. // **********Main Code*******************
    

  29. //========================================================================/
    

  30. //flag_bcd
    

  31. always @(posedge sclk or negedge rst_n)
    

  32.         begin
    

  33.                 if(!rst_n)
    

  34.                         flag_bcd<=1'b0;
    

  35.                 else        if(bcd_trig==1'b1)
    

  36.                                         flag_bcd<=1'b1;
    

  37.                                 else        if(bcd_data_vld==1'b1)
    

  38.                                                         flag_bcd<=1'b0;
    

  39.         end 
    

  40. always @(posedge sclk or negedge rst_n)
    

  41.         begin
    

  42.                 if(!rst_n)
    

  43.                         begin
    

  44.                                 bcd_data_r1<=4'b0000;
    

  45.                                 bcd_data_r2<=4'b0000;
    

  46.                                 bcd_data<=8'd0;
    

  47.                                 bcd_data_vld<=1'b0;
    

  48.                                 cnt_shift<=4'd0;
    

  49.                                 din_temp<=8'd0;
    

  50.                                 state<=IDLE;
    

  51.                         end 
    

  52.                 else        //if(flag_bcd)
    

  53.                                         begin
    

  54.                                                 case(state)
    

  55.                                                         IDLE:        begin
    

  56.                                                                                 bcd_data_vld<=1'b0;
    

  57.                                                                                 if(flag_bcd==1'b1)
    

  58.                                                                                         begin
    

  59.                                                                                                 din_temp<=din;
    

  60.                                                                                                 bcd_data_r1<=4'b0000;
    

  61.                                                                                                 bcd_data_r2<=4'b0000;
    

  62.                                                                                                 state<=SHIFT;
    

  63.                                                                                         end 
    

  64.                                                                                 else        state=IDLE;
    

  65.                                                                         end 
    

  66.                                                         SHIFT:        begin
    

  67.                                                                                 if(cnt_shift<END_SHIFT)
    

  68.                                                                                         begin
    

  69.                                                                                                 bcd_data_r1<={bcd_data_r1[2:0],din_temp[7]};
    

  70.                                                                                                 bcd_data_r2<={bcd_data_r2[2:0],bcd_data_r1[3]};
    

  71.                                                                                                 din_temp<={din_temp[6:0],1'b0};
    

  72.                                                                                                 cnt_shift<=cnt_shift+1'b1;
    

  73.                                                                                                 state<=ADD;
    

  74.                                                                                         end 
    

  75.                                                                                 else        begin
    

  76. bcd_data_vld<=1'b0;
    

  77. state<=IDLE;
    

  78. end 
    

  79.                                                                         end 
    

  80.                                                         ADD:        begin
    

  81.                                                                                 if(cnt_shift<END_SHIFT)
    

  82.                                                                                         begin
    

  83.                                                                                                 if(bcd_data_r1>='d5)
    

  84.                                                                                                         bcd_data_r1<=bcd_data_r1+'d3;
    

  85.                                                                                                 else        bcd_data_r1<=bcd_data_r1;
    

  86.                                                                                                 
    

  87.                                                                                                 if(bcd_data_r2>='d5)
    

  88.                                                                                                         bcd_data_r2<=bcd_data_r2+'d3;
    

  89.                                                                                                 else        bcd_data_r2<=bcd_data_r2;
    

  90.                                                                                                 
    

  91.                                                                                                 state<=SHIFT;
    

  92.                                                                                         end                                                                                         
    

  93.                                                                                 else        begin
    

  94.                                                                                                         bcd_data<={bcd_data_r2,bcd_data_r1};
    

  95.                                                                                                         bcd_data_vld<=1'b1;
    

  96.                                                                                                         cnt_shift<='d0;
    

  97.                                                                                                         state<=IDLE;
    

  98.                                                                                                 end 
    

  99.                                                                         end 
    

  100.                                                         default:        begin
    

  101.                                                                                         state<=IDLE;
    

  102.                                                                                         cnt_shift<='d0;
    

  103.                                                                                 end 
    

  104.                                                 endcase
    

  105.                                         end 
    

  106.         end 
    


  107. 

  108. endmodule
    （四）这个模块主要使用了一个状态机。这个状态机也比较简单，一共三个状态，分别是初始态(IDLE)、移位态(SHIFT)和判断加3态(ADD)。下面是其状态转移图：

     （五）总结
           在这个模块中也使用了自己代码的一贯风格：
               A.   定义了此模块被触发的开始信号bcd_trig；
               B.   BCD编码正在工作状态的信号flag_bcd;
               C.   BCD编码完成信号bcd_data_vld.






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teleagle 发表于 2017-3-25 23:35 | 显示全部楼层
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