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SDRAM布线问题

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 楼主| y_d21 发表于 2010-8-20 22:38 | 显示全部楼层 |阅读模式
SDRAM, 布线, 时钟, 仿真, FPGA
用FPGA控制SDRAM HY57V281620，SDRAM的时钟由FPGA提供，PCB布线时设置数据线、地址线、控制线都与与时钟线等长，怎样用Cadence仿真确定等长误差，还有时钟线的本身长度如何由仿真确定？
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 楼主| y_d21 发表于 2010-8-21 22:20 | 显示全部楼层
没人愿意解答吗？
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acute1110 发表于 2010-8-23 12:16 | 显示全部楼层
无法通过仿真确定clk的长度，应为仿真的条件是阻抗匹配条件下做的，如果不匹配才会给出clk最长是多长，难道你会做不匹配的pcb。等长的误差是你的Th，Tsu决定的和仿真无关。
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