FPGA之时序问题

发表于 2011-7-25 10:36

看了几天书，总是说时序约束，提高工作频率等等，也问了高人，突然丢出句时序模型，不知道怎么说，也不知道跟自己理解的对不对，在这里请教下，也借此希望大虾们能说说时序约束等等之类的经验。。。

发表于 2011-7-25 13:20

求高手，求解决啊。

发表于 2011-7-26 12:25

FPGA 加时序约束只能有很小的速度提升，真正的速度隐藏在描述方法中，比如if else的级联越深，速度成倍递减。所以要想有量的提升，需要学会高速电路的描述方法。

发表于 2011-7-26 17:25

学习了。
我还想问问，我在时序仿真的时候slack很多都为负值，请问，怎样去修改？
在设计中slack是否均满足正值才行。
具体怎样去修改，让slack为正。

发表于 2011-7-26 21:15

为负值的就是不能达到需要的工作速度，你需要一个一个去找出设计中的关键路径，然后优化它。如果不能优化就要再采插寄存器法，把慢的组合电路分层两个或者多个CLK去完成。

发表于 2011-7-26 21:21

不好意思，呵呵，对这个优化真不大懂，请问，怎么去找出关键路径，怎么优化
查寄存器法，就是直接在组合逻辑中添加寄存器吗？
约束可不可以达到要求，要是可以的话，怎么去约束？

发表于 2011-7-26 21:48

你邮箱多少，我可以发个文档给你看下

发表于 2011-7-27 09:12

283195805@qq.com
呵呵，能加我好友吗，学习学习
谢谢

发表于 2011-7-27 12:32

7# yxs888

283195805@qq.com

能加我好友吗，我想向你学习学习，呵呵

谢谢

发表于 2011-7-27 13:39

确实值得学习呀！！

发表于 2011-7-28 13:35

7# yxs888

能把你说的文档发我邮箱，我看看吗？呵呵

发表于 2011-7-31 15:17

7# yxs888

谢谢啊，呵呵，确实是好东西

发表于 2011-8-7 21:52

晕死了，多实践做点东西后，再来说这些东西吧。给你一个题目：如何将异步存储电路接口连接同步存储器件。

发表于 2011-8-16 10:19

7# yxs888 给我一份资料啊，，zq07sale@126.com

发表于 2011-8-22 16:08

7# yxs888
你好我现在也在对时序约束和优化感到头疼，邮箱pengyongche@126.com能不能把资料传我一份呢？

发表于 2011-8-23 22:16

发表于 2011-11-30 21:34

你好，同样因为时序而困扰，能否发我一份，不胜感激！feiyan-2005@163.com

发表于 2011-12-1 19:57

你好我也是时序困扰能否给我发一份

发表于 2011-12-2 09:25

时序问题实在太大了，有些人搞了一两年都没彻底搞懂呢，不是吓唬你哦～～

发表于 2011-12-29 16:47

能把你说的文档发我邮箱，我看看吗？谢谢