对分频器ip核的不理解

登录 · 发表于 2018-10-21 18:52

Verilog传奇一书中有个分频器，是可以通过参数修改通吃偶数和奇数分频的，偶数还好理解，奇数实在看不太懂，大神帮忙看看，万分感谢

发表于 2018-10-21 21:13

我也学习一下

发表于 2018-10-29 09:26

简单来说，就是平时用上升沿计数，对于奇数counter，到了奇数一半的时候，翻转clk一次；然后到div-1时候，再将clk翻转一次，也就是翻回来。
对于偶数counter,就不要翻转clk了。

发表于 2018-10-29 09:51

本帖最后由 xmar 于 2018-10-29 09:57 编辑

搞清楚任意分频的概念楼主问题就有答案。n分频就是输入n个时钟脉冲，分频输出1个脉冲。并不要求这个输出脉冲的占空比一定是50%。
当然，输入时钟脉冲的占空比也不一定要求是50%。
因此，楼主的Verilog分频器代码其实有点罗嗦，不够简洁。

发表于 2018-10-29 12:50

本帖最后由 forrest11 于 2018-10-29 12:54 编辑

xmar 发表于 2018-10-29 09:51
搞清楚任意分频的概念楼主问题就有答案。n分频就是输入n个时钟脉冲，分频输出1个脉冲。并不要求这个输出脉 ...

关键别人做的就是将近50%占空比的分配器。这里有一个默认，就是对于clk很多地方要求50%占空比，原因是高速设计经常要用到下降沿来提高IO带宽。
如果所谓的时钟要求不需要50%，一般会说“脉冲输入也可”。

[verilog] 对分频器ip核的不理解

本帖子中包含更多资源

相关帖子

浏览过的版块

技术领袖奖章

十世金身

坚毅之洋流

荣誉元老奖章

精华达人奖章

湍急之河流

技术导师奖章

无冕之王奖章

奔腾之江水