问一个简单的VHDL问题

发表于 2011-11-9 17:40

对于这种外面有并行语句赋值，进程里有顺序语句赋值时，运行起来data会是什么状态呢?会不会冲突？啥时候是Z啥时候是0？
ARCHITECTURE one OF GpioExtend is

SIGNAL dataBuffer :STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN

data <= (OTHERS => 'Z');

PROCESS(wr)

BEGIN

IF (wr = '0') THEN
data <=(OTHERS => '0');

ELSE

NULL;

END IF;

END PROCESS;
END one ;

发表于 2011-11-9 18:27

多驱动，一般综合不了

发表于 2011-11-9 20:37

写vhdl不是写软件，要想想电路是如何实现的。

发表于 2011-11-10 08:08

这样写编译能过吗？

发表于 2011-11-10 09:15

那我想要刚上电时是一种状态（比如Z）。
PROCESS触发后是另外两种状态0,1,应该怎么实现呢？
就是一旦PROCESS触发后，PROCESS里判断应该是1还是0，但是再也不是Z了

发表于 2011-11-10 09:22

我理解，那你要有reset信号接过来吧。我现在有块板子没接reset，试图用晶振自己做，竟然没做成——郁闷。

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