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关于VHDL状态机实现的问题

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 楼主| 风光无限 发表于 2012-1-10 21:56 | 显示全部楼层 |阅读模式
VHDL, 状态机, PROCESS, ce, 状态转移
我使用状态机比较喜欢用同步状态机，即状态转移部分的process使用clock'event，这样比较好读，状态综合为one hot类型。但是很多资料建议使用组合逻辑，不知道为什么？组合逻辑在process（）的括号中要列出组合变量，我觉得更容易出错。
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