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[Verilog HDL] Verilog 约束教程

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 楼主| gaochy1126 发表于 2021-1-19 13:12 | 显示全部楼层 |阅读模式
verilog, AC, FPGA, FPGA设计, PGA
FPGA设计中的约束文件有3类:用户设计文件(.UCF文件)、网表约束文件(.NCF文件)以及物理约束文件(.PCF文件),可以完成时序约束、管脚约束以及区域约束。


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随风而去吧 发表于 2021-3-10 21:28 | 显示全部楼层
谢谢，努力学习
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gaochy1126
个人签名：这个社会混好的两种人：一是有权有势，二是没脸没皮的。

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