[Verilog HDL] 监测变量

楼主| gaochy1126 发表于 2024-9-28 16:03 | 显示全部楼层 |阅读模式

$monitor("%b+%b=%d",a,b,c); //“%b+%b=%d” 格式控制，未指定时默认十进制

%h或%H //以十六进制的形式输出

%d或%D //以十进制的形式输出

%o或%O //以八进制的形式输出

%b或%B //以二进制的形式输出

//--------------------------------------------------

//a,b,c 输出列表，需要输出信息的变量

//被测变量变化触发打印操作，自动换行

`timescale 1ns/1ns



module tb_test();



reg [3:0] a;

reg [3:0] b;

reg [3:0] c;



initial begin

　　a = 4'd5;

　　#100;

　　b = 4'd6;

　　#100;

　　c = a + b;

end



initial $monitor("%b+%b=%d", a, b, c);



endmodule

//--------------------------------------------------

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[Verilog HDL] 监测变量

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