xilinx rapidio ip核如何仿真

发表于 2013-11-18 07:35

搞这个还得有点耐心啊

发表于 2015-9-15 20:14

yangjia880313 发表于 2012-10-22 16:31
谢谢猴哥！以后遇到问题还来找猴哥帮忙！

我在用v5的板子，用的是SRIO V5.6协议，我看到UG503上说可以环回测试验证，然后我就在外部用SMA将TX和RX对接，但是这样，port_initialed拉低状态，难道不可以只使用一个核进行环回测试吗？必须要再加一个核吗？另外example_design的VIO必须给信号，才能实现读写吗，不是直接固化在程序里面吗？
另外，可以再一片FPGA上使用两个SRIO核吗，我的方案是想加一个CPS1848芯片，作为stwich交换，通信。但是在一个工程里例化两个SRIO时，时钟错误一直有，就是约束文件

发表于 2015-9-15 20:16

GoldSunMonkey 发表于 2013-3-21 21:21

我在用v5的板子，用的是SRIO V5.6协议，我看到UG503上说可以环回测试验证，然后我就在外部用SMA将TX和RX对接，但是这样，port_initialed拉低状态，难道不可以只使用一个核进行环回测试吗？必须要再加一个核吗？另外example_design的VIO必须给信号，才能实现读写吗，不是直接固化在程序里面吗？
另外，可以再一片FPGA上使用两个SRIO核吗?我的方案是想加一个CPS1848芯片，作为stwich交换，通信。但是在一个工程里例化两个SRIO时，时钟错误一直有，就是约束文件

发表于 2016-3-30 09:38

ningfen 发表于 2015-9-15 20:16
我在用v5的板子，用的是SRIO V5.6协议，我看到UG503上说可以环回测试验证，然后我就在外部用SMA将TX和RX ...

楼主现在做的怎么样了？

登录 · 发表于 2016-8-29 16:45

这些接口怎么配置的

发表于 2017-3-15 11:33

GoldSunMonkey 发表于 2012-10-20 14:07
;P

论坛上看到您的帖子和回复。想请您帮忙解决一个问题。在使用RAPID IO时，我直接在VIVADO中打开的SRIO的Example Design，然后根据手册要求修改了相应的注释行，然后进行行为仿真。行为仿真中，首先观察到的shared logic输出的各个时钟和复位信号均正常输出。然后发现，port_initialized和link_initianlized这两个信号始终无法拉高（无论多久仿真时间）。请问这种情况下，问题会出现在哪里呢？

发表于 2019-10-12 10:20

学习一下

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