新手学EDA，verilog HDL和VHDL两种语言如何选择？

发表于 2012-12-23 10:18

想学EDA，老师上课时只教我们用VHDL语言编写，我看很多人用的都是verilog HDL，这两种语言最大的区别是什么？新手入门学哪种比较好？

求高人指点！！！

金木年华fly · 发表于 2012-12-23 11:41

首先声明，俺不是高手，不过据我了解目前在国内用verilog的更多一些，因为verilog的语法有些像C语言，所以学起来更容易些，哈哈

发表于 2012-12-23 17:14

这个问题很多新人都问过可以自学Verilog HDL cadence的

发表于 2012-12-24 22:09

哪种都一样。看你自己的喜好

发表于 2012-12-25 09:29

谢谢回答，我知道怎么入手啦！

发表于 2012-12-25 10:27

怎么结贴？

发表于 2012-12-27 15:04

我了解的情况是：欧洲老一辈的VHDL居多，verilog的少，现在的情况是学校学SystemVerilog的多，verilog这个旧标准大学不提倡了，毕竟SystemVerilog的前身就是verilog，增加系统级描述后，SystemVerilog已经很有竞争力了。

SystemC也是一个不可忽视的HDL，很有可能取代VHDL和SystemVerilog，成为系统级HDL

发表于 2012-12-28 08:50

panda_99999 发表于 2012-12-27 15:04
我了解的情况是：欧洲老一辈的VHDL居多，verilog的少，现在的情况是学校学SystemVerilog的多，verilog这个 ...

谢谢！

发表于 2012-12-28 15:54

dddddddddddd

发表于 2013-1-6 23:46

选用verilog吧这个用的人比较多了吧

发表于 2019-11-6 22:33

公司用Verilog多一些，工程单位好像用VHDL还挺多的

发表于 2019-11-30 22:08

Vreilong HDL 和VHDL两者最大的区别就在语法上

发表于 2019-11-30 22:08

Vreilog HDL是类c语言，而VHDL是类ADA语言。

发表于 2019-11-30 22:08

verilog在工业界通用些，VHDL在大学较多。个人觉得VHDL比较严谨

发表于 2019-11-30 22:08

个人感觉是新手入门的话用verilog学起来会很快，因为verilog更接近于C

发表于 2019-11-30 22:08

如果学过C语言的话，建议学习Verilog HDL。与VHDL相比，它与C语言有不少相像之处

发表于 2019-11-30 22:09

如果偏重底层设计的话，也是学习Verilog HDL更好一些。

发表于 2019-11-30 22:09

使用verilog语句写的更快更随意一些，而VHDL语法要求太严格了

发表于 2019-11-30 22:09

目前最主要的硬件描述语言是VHDL和Verilog HDL。

发表于 2019-11-30 22:09

Verilog 是民用起来的。更好上手更易操作。 VHDL 最早为军用。不如Verilog好用。

新手学EDA，verilog HDL和VHDL两种语言如何选择？

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