verilog模块里输入信号的问题

发表于 2013-4-30 12:08

什么时候需要定义输入信号是wire型呢，不定义和定义有什么区别呢，求问，谢谢

发表于 2013-4-30 12:24

输入都是wire类型的把,reg是有缓存,输入信号没法缓存啊

发表于 2013-4-30 12:51

huangxz 发表于 2013-4-30 12:24
输入都是wire类型的把,reg是有缓存,输入信号没法缓存啊

你的意思是说，就算在模块中不写wire，系统也会默认是总线型变量是吗？

发表于 2013-4-30 12:55

线型变量相当于直接连通

发表于 2013-4-30 13:14

huangxz 发表于 2013-4-30 12:55
线型变量相当于直接连通

额，为什么有种答非所问的感觉。。。我是想问下如果前面定义了输出，后面再定义其为总线型变量，和不定义他是总线型变量都无所谓，就是系统默认输入一定是wire型，是不是这样呢？

发表于 2013-4-30 14:48

(1)输入一定是wire型,定不定义都一样
(2)输出有wire,reg型,跟定义有关
(3)总线型变量是啥呀?

发表于 2013-5-1 16:06

不定义，默认是wire