verilog语法讨论

发表于 2013-5-5 18:46

model model_inst1（
  .clk(~inclk)
）

model model_inst2（
  .clk(~inclk)
）
////////////////////////////////////////////////////////////////////

assign a=~inclk;

model model_inst1（
  .clk(a)
）

model model_inst2（
  .clk(a)
）
两种写法编译结果一样吗？

发表于 2013-5-5 18:49

综合后的网表一样的，不过不推荐第一种写法，有的语法检查通不过

发表于 2013-5-5 18:53

能不能具体说说哪个语法有问题？

feihong777 · 发表于 2013-5-5 19:30

hbicecream 发表于 2013-5-5 18:53
能不能具体说说哪个语法有问题？

没有语法问题，可能会有工具认为他有问题。

发表于 2013-5-5 19:51

GoldSunMonkey 发表于 2013-5-5 19:30
没有语法问题，可能会有工具认为他有问题。

不错，学习啦

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