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[Verilog HDL] VHDL资料

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 楼主| xjsxjtu 发表于 2013-6-23 21:30 | 显示全部楼层 |阅读模式
HDL, VHDL, hd, AC


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libingqiao 发表于 2018-9-8 10:07 | 显示全部楼层
谢谢兄弟！
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wcx04009102 发表于 2020-2-20 15:04 | 显示全部楼层
谢谢，看看
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gaochy1126 发表于 2020-2-29 20:21 | 显示全部楼层
感觉现在还是Verilog的资料比较多一些接近于C语言的设计。      
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gaochy1126 发表于 2020-5-16 08:48 来自手机 | 显示全部楼层
多谢分享的，verilog的视频资料有很多呢。              
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gaochy1126 发表于 2020-5-31 23:45 | 显示全部楼层
《VHDL语言100例详解》的光盘资料，这个有很多的资料可以用的。        
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gaochy1126 发表于 2020-5-31 23:45 | 显示全部楼层
VHDL 就是非常高速积体电路的硬体描述语言。                  
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gaochy1126 发表于 2020-5-31 23:45 | 显示全部楼层
有学过C语言之类的编程语言，自学VHDL以及Verilog一点问题没有  
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gaochy1126 发表于 2020-5-31 23:45 | 显示全部楼层
VHDL 资料多 但是使用起来不是特别方便 上手慢 verilog 类似于C语言 上手快
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gaochy1126 发表于 2020-5-31 23:46 | 显示全部楼层
verilog在工业界通用些，VHDL在大学较多。            
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gaochy1126 发表于 2020-5-31 23:46 | 显示全部楼层
VHDL比较严谨，VerilogHDL格式要求松一些。           
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gaochy1126 发表于 2020-5-31 23:46 | 显示全部楼层
在行为级抽象建模的覆盖范围方面软语言比VHDL略差一些。  
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gaochy1126 发表于 2020-5-31 23:47 | 显示全部楼层
用Verilog写代码，别人用VHDL写的代码你能看懂就行了
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gaochy1126 发表于 2020-5-31 23:47 | 显示全部楼层
VHDL更加严谨、灵活性较差，但容易入手
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gaochy1126 发表于 2020-5-31 23:47 | 显示全部楼层
verilog的话相对比较灵活，适合大型开发，但是在编译时比不上VHDL
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gaochy1126 发表于 2020-9-29 17:50 | 显示全部楼层
这个都是很久远的帖子了。可以分享verilog的资料吧。         
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