VerilogHDL语法疑问

发表于 2008-6-22 20:25

always @(posedge clk or negedge rst) begin if(!rst)   clk_div&lt=0; else   clk_div&lt=clk_div+1; end 可在电路上rst是接在VCC上的,按道理else是永远不会执行的？？ 我想知道为什么这么写啊？？求高手帮我解释一下，非常感谢

发表于 2008-6-23 10:26

低电平复位,rst肯定接有按键

发表于 2008-6-24 11:14

是接按键了那在不按按键的时候着段程序就是不工作了是吧? 可是如果我去掉着 if(!rst)   clk_div&lt=0; 段程序后,变成 always @(posedge clk or negedge rst) begin   clk_div&lt=clk_div+1; end 程序再运行就和以前不一样啦,着是为什么??

发表于 2008-6-26 09:53

你这样写，只要posedge clk or negedge rst这个条件符合，他就一直会执行clk_div&lt=clk_div+1;生成锁存器了

发表于 2008-6-26 22:30

rst接VCC，没有按键时（常态）为高（1），恰恰是在执行else语句！ if(!rst) //意为如果rst=0

发表于 2008-8-23 22:53

顶5楼，一直在执行ELSE语句

发表于 2008-8-29 15:48

如果没有if(!rst)你的初始化赋值在什么地方啊？ 也就是你的clk_div为任意值？ if会发生上电复位时执行

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谢谢你

always语句是无限循环语句

不知理解的对不对

jacky

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