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[CPLD] 端口链接保持性问题

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 楼主| txtone 发表于 2014-1-4 10:50 | 显示全部楼层 |阅读模式
端口, CPLD, PLD
要在CPLD内部实现端口指向性链接，希望A为1是B<=C（IO口C链接IO口B），A为0时B<=D，但是因为A可能是个短脉冲输入，当A为1脉冲结束后，A应该是高阻状态，此时希望他保持A=1的时候指向性链接，A为0时再变化。同理由0变1中间的高阻状态也希望他保持在0的时候的端口指向性链接，在程序上应该如何实现？（我用的是VHDL）
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gaochy1126 发表于 2014-1-4 21:51 | 显示全部楼层
case语句的
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