kintex7上调试ddr2时example design工程的init calib complete都没拉高

发表于 2014-2-12 09:05

除了UCF以外，没有加我自己的东西，完全是mig生成的工程
仿真没有问题但是debug时init calib complete没有拉高
有没有人遇到过类似问题？

发表于 2014-2-12 11:18

查一查电源，DDR供电有没有问题；查查你的器件颗粒在MIG上面配置的timing参数是否正确，然后把时钟速度降下来再试试

发表于 2014-2-12 11:30

zbx5922 发表于 2014-2-12 11:18
查一查电源，DDR供电有没有问题；查查你的器件颗粒在MIG上面配置的timing参数是否正确，然后把时钟速度降 ...

我参考ug586上面的debug说明，在mig中设置成调试模式，用chipscope发现phaselock_err=1说明校准这里出错了
但是后面的wrlvl_done=1，oclkdelay_calib_done=1说明校准的这两步完成了
为什么前面的出错，后面的完成了？出错了还会往后走吗？
phaselock这里校准出错是为什么呢？

另外您说的mig里面的timing配置我的确是用的默认的，确定了ddr芯片后这个应该是固定的吧，这里会出错吗？

发表于 2014-2-12 11:32

按照经验这个是上电就能work的，电源供电查了么，还有时钟能出来么。调试模式没有用过，不太熟悉，我们一般都是直接接上用。你的跑多快，速度降一下看看。

发表于 2014-2-12 11:52

zbx5922 发表于 2014-2-12 11:32
按照经验这个是上电就能work的，电源供电查了么，还有时钟能出来么。调试模式没有用过，不太熟悉，我们一般 ...

200兆好像是最低的频率了，时钟没问题都出来了，就是校准不过！下午查一下供电吧，板子不是我做的！
另外，我加了用户接口的工程，在仿真的时候会隔大概20,30个数就要丢两个数，您遇到过吗？？不知道对写和读的时序理解的不对，感觉时序不难啊！

发表于 2014-2-12 13:10

仿真丢数据，查查防止时候的地址是否送的正确，地址和你选择的数据位宽是否能匹配上。MIG有仿真平台，可以用它的仿真平台试试。仿真过来才能上板子啊呵呵

发表于 2014-2-12 14:20

zbx5922 发表于 2014-2-12 13:10
仿真丢数据，查查防止时候的地址是否送的正确，地址和你选择的数据位宽是否能匹配上。MIG有仿真平台，可以 ...

我这个板子在FPGA上使用的是bank33,34。
提供给这两个bank的电压应该是1.8还是0.9？

发表于 2014-2-12 16:44

zbx5922 发表于 2014-2-12 13:10
仿真丢数据，查查防止时候的地址是否送的正确，地址和你选择的数据位宽是否能匹配上。MIG有仿真平台，可以 ...

做板子的没有给这两个bank的Vref接电压，他觉得在FPGA里面可以设置内部Vref。我现在在mig里面使用了内部Vref还是得到同样的结果，这个Vref必须外接吗？？

发表于 2014-2-13 11:31

K7不能连MT47H128M16HG-3吗？？在mig中找不到这个芯片，我自己添加的这个芯片。

发表于 2017-11-21 22:06

gnr_zhao 发表于 2014-2-13 11:31
K7不能连MT47H128M16HG-3吗？？在mig中找不到这个芯片，我自己添加的这个芯片。 ...

哇，时隔多年没想到我也遇到这个问题，同样的FPGA芯片同样的DDR2芯片，同样上板子就没有初始化拉高信号，问题尽然一模一样，不知道你最后是怎么解决的，最近因为这个很头痛

[FPGA] kintex7上调试ddr2时example design工程的init calib complete都没拉高

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