[FPGA] Verilog和VHDL的问题

楼主| wangch_sh 发表于 2014-8-24 17:54 | 显示全部楼层 |阅读模式

我想学习FPGA。至于学Verilog和VHDL语言，应该学哪一个呢？
貌似verilog用的多些，VHDL用的少。是不是？请指教，谢谢！

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andous 发表于 2014-8-24 20:45 | 显示全部楼层

两种语言没有本质的区别，用哪个都可以。以后根据自己的习惯而定

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楼主| wangch_sh 发表于 2014-8-24 21:23 | 显示全部楼层

我想知道哪个用的广泛一些？

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ococ 发表于 2014-8-25 08:50 | 显示全部楼层

国内verilog应该多一点。
欧美VHDL和verilog差不多。
IC设计公司verilog用的多一点。

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nethopper 发表于 2014-8-25 08:58 | 显示全部楼层

欧VHDL多些，美VERILOG多些

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楼主| wangch_sh 发表于 2014-8-25 09:00 | 显示全部楼层

谢谢！

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bestray 发表于 2014-9-1 12:17 | 显示全部楼层

Verilog简单点，学会后，vhdl几个小时弄明白语法就会了

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zhulin 发表于 2014-9-1 13:43 | 显示全部楼层

我怎么觉得VERILOG更难学呢，VHDL语法严谨

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wangch_sh

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