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在上一篇的**中我们有截取各组信号的大致走线结构，从这个走线上我们到底可以看出什么问题会导致该DDR2系统运行异常呢？下面请看我们一一为您分解。 时钟信号一拖二采用T型拓扑结构无可厚非，也说明有一定的设计概念，但是对于T型拓扑的设计要点还不是很清楚。一般我们的DDR2信号的T型结构需要主干线比较长，分支比较短，最好在500mil以内，这是看到的第一个问题，该设计分支和主干线路长度差不多；第二个问题是如果要外部端接，一般这个端接会放到第一个分支处，而该设计虽然在分支处加了端接，但在另一端靠近颗粒处又加了一个多余的端接，这就造成我们T型结构的不平衡。所谓的T型又叫等臂分支结构，需要两个分支长度、结构、端接尽量一致(长度有偏差时，最好控制在20mil内)，而该设计却没有做到这一点。 我们仿真了原版本设计和改善后的时钟信号，波形对比见附件。
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