秒记数器, 0-9循环

1. /******************秒记数器, 0-9循环****************/
   
2. /**************************************************/
   
3. /**************************************************/
   
4. /******************20250529************************/
   
5. `timescale 1ns/10ps
   
6. module s_counter
   
7. (
   
8. clk,
   
9. res,
   
10. s_num
    
11. );
    
12. 
    
13. input                        clk;
    
14. input                        res;
    
15. output[3:0]                s_num;
    
16. 
    
17. parameter                frequency_clk =24;                //24MHZ
    
18. 
    
19. reg[24:0]                con_t;                        //秒脉冲分频计数器
    
20. reg                                s_pulse;                //秒脉冲尖
    
21. reg[3:0]                s_num;
    
22. /**************************************************/                //复位
    
23. always@(posedge clk or negedge res)
    
24. begin
    
25. 
    
26. if(~ res)
    
27.         begin
    
28.         con_t                <= 0;
    
29.         s_pulse                <= 0;
    
30.         s_num                <= 0;
    
31.         end
    
32. /**************************************************/                //秒计数
    
33. else
    
34.         begin
    
35. //        if(con_t ==49_999_999)
    
36.         //if(con_t ==frequency_clk *1000_000 -1)
    
37.         if(con_t ==frequency_clk *100 -1)
    
38.                 begin
    
39.                 con_t                =0;
    
40.                 end
    
41.         else
    
42.                 begin
    
43.                 con_t                <=con_t +1;
    
44.                 end
    
45.         end
    
46. /**************************************************/                //秒脉冲尖
    
47. if(con_t ==0)
    
48.         begin
    
49.         s_pulse                <=1;
    
50.         end
    
51. else
    
52.         begin
    
53.         s_pulse                <=0;
    
54.         end
    
55. /**************************************************/                //秒记数
    
56. if(s_pulse)
    
57. begin
    
58.         if(s_num ==9)
    
59.         begin
    
60.                 s_num <=0;
    
61.         end
    
62. end
    
63. else
    
64. begin
    
65.         s_num <=s_num +1;
    
66. end
    
67. /**************************************************/
    
68. 
    
69. end
    
70. 
    
71. endmodule
    
72. 
    
73. /**********testbench of s_counter******************/
    
74. module s_counter_tb;
    
75. reg                        clk, res;
    
76. wire[3:0]                s_num;
    
77. 
    
78. s_counter s_counter
    
79.                                         (
    
80.                                         .clk(clk),
    
81.                                         .res(res),
    
82.                                         .s_num(s_num)
    
83.                                         );
    
84. initial
    
85. begin
    
86.                         clk                <=0;
    
87.                         res                <=0;
    
88.         #17                res                <=1;
    
89.         #1000        $stop;
    
90. 
    
91. end
    
92. 
    
93. always                #5        clk                <=~clk;
    
94. 
    
95. endmodule
    
96. /**************************************************/
    
97. /**************************************************/

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1. /******************秒记数器, 0-9循环****************/
   
2. /**************************************************/
   
3. /**************************************************/
   
4. /******************20250610************************/
   
5. `timescale 1ns/10ps
   
6. module s_counter
   
7.                                 (
   
8.                                 clk,
   
9.                                 res,
   
10.                                 s_num
    
11.                                 );
    
12. input                        clk;
    
13. input                        res;
    
14. output[3:0]                s_num;
    
15. 
    
16. parameter                frequency_clk =24;                //24MHz
    
17. 
    
18. reg[24:0]                con_t;                        //秒脉冲分频计数器;
    
19. reg                                s_pulse;                //秒脉冲尖;
    
20. reg        [3:0]                s_num;
    
21. /**************************************************/
    
22. always@(posedge clk or negedge res)
    
23. if(~res)
    
24.         begin
    
25.         con_t                <=0;
    
26.         s_pulse                <=0;
    
27.         s_num                <=0;
    
28.         end
    
29. /**************************************************/
    
30. else
    
31.         begin
    
32.         //if(con_t ==24000000-1)
    
33.         //if(con_t ==frequency_clk*1000_000 -1)
    
34.         if(con_t ==frequency_clk-1)
    
35.                 begin
    
36.                 con_t                <=0;
    
37.                 end
    
38.         else
    
39.                 begin
    
40.                 con_t                <=con_t +1;
    
41.                 end
    
42. /**************************************************/                //秒脉冲尖
    
43. if(con_t ==0)
    
44.         begin
    
45.         s_pulse                <=1;
    
46.         end
    
47. else
    
48.         begin
    
49.         s_pulse                <=0;
    
50.         end
    
51. /**************************************************/
    
52. if(s_pulse)
    
53.         begin
    
54.         if(s_num ==9)
    
55.                 begin
    
56.                 s_num                <=0;               
    
57.                 end
    
58. 
    
59.         else
    
60.                 begin
    
61.                 s_num                <=s_num+1;
    
62.                 end
    
63. 
    
64. 
    
65. 
    
66.         end
    
67. 
    
68. 
    
69. /**************************************************/
    
70.         end
    
71. /**************************************************/
    
72. 
    
73. 
    
74. endmodule
    
75. 
    
76. 
    
77. /*************testbench of s_counter***************/
    
78. module s_counter_tb;
    
79. reg                                clk,res;       
    
80. wire[3:0]                s_num;
    
81. s_counter s_counter
    
82.                                 (
    
83.                                 .clk(clk),
    
84.                                 .res(res),
    
85.                                 .s_num(s_num)
    
86.                                 );
    
87. initial
    
88. begin
    
89.                                 clk <=0;
    
90.                                 res <=0;
    
91.                 #17                clk <=1;
    
92.                                 res <=1;
    
93.                 #1000        $stop;
    
94. end
    
95. 
    
96. always                #5                clk <=~clk;
    
97. 
    
98. endmodule
    
99. /**************************************************/
    
100. /**************************************************/

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