分频器简单问题

各位大侠，
   刚学VERILOG。
   现在需要以10MHZ的系统时钟为基准，产生一50秒的计时。需要进行计数分频。若分频产生一秒的计数时钟，则需要计50次，从而产生50秒。这样需要对10MHZ的时钟10的7次方分频，担心这样的分频综合出来效果不好，而需要进行几次分频产生更好的效果，或者有其他好的电路构架来实现这种功能？
  十分感谢！

我想不出更好的办法。

猴哥没有好办法，估计好办法就不多了

LMQQ 发表于 2013-3-14 20:09
猴哥没有好办法，估计好办法就不多了

高抬我了

想了解下什么结构式最优结构，多谢楼上各位，那就这么分频了。