初学fpga的教训,供大家批判

发表于 2007-5-25 01:35

跨时钟域(哪怕是同一个PLL产生的不同时钟)时,一定要用高速时钟把低速信号打一下,可以大大提高系统延时特性;

发表于 2007-6-22 23:29

发表于 2007-7-30 20:25

发表于 2007-8-13 16:17

谢谢楼主共享经验！ 珍贵啊

发表于 2007-8-29 23:37

先学习了，谢谢楼主

发表于 2007-8-30 22:08

可以看出来你还是挺强的

发表于 2007-9-7 15:31

发表于 2007-11-15 17:49

发表于 2007-12-24 20:02

长知识了～～

发表于 2008-3-3 21:19

还可以

发表于 2008-3-26 12:19

80MHz就用serdes有点太夸张了。我们一般超过200MHz才考虑用serdes。我想你是没有把inout的reg放到fpga的io单元的 reg里面。2年前我在xilinx的v2的-5的芯片上已经能够实现64bit 166MHz的的ddr（333MHz）控制器了 －－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－ 请问morning，fpga 的IO 的reg怎样控制啊？在一般的FPGA中的IO里面怎样控制这些寄存器？另外是不是这些FPGA中都有动态对齐的功能才能这样去做啊？如何才能把inout的reg 放到 FPGA的IO reg中呢？谢谢

发表于 2008-5-8 23:39

谢谢啊 受教了

发表于 2008-7-30 20:35

发表于 2008-8-25 07:02

发表于 2008-9-10 23:56

xiexiele ,gang yao xue fpga

发表于 2008-9-16 20:16

发表于 2008-10-6 16:50

发表于 2008-11-6 18:58

发表于 2009-10-30 16:26

正在学习仿真

发表于 2009-11-1 12:09

坚信：时序是设计出来的！

学习，学习，再学习！

初学fpga的教训,供大家批判

打一下,什么意思??

呵呵,学习了~~

顶下

bucuo

有长见识了

你是个强人啊

开了 不过一次课就讲完了这个

第6条说尽量使用门控时钟不对吧，容易使时钟上有毛刺的

学习学习

还可以

请问morning

谢谢指点

太谢谢了

学习了

ths

找个好教练才是最好的办法!

看一下,,

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