初学fpga的教训,供大家批判

只看该作者 · 2009-11-1 12:09

坚信：时序是设计出来的！

学习，学习，再学习！

只看该作者 · 2009-11-30 13:29

看看还是很有价值

只看该作者 · 2009-12-11 14:46

5,跨时钟域(哪怕是同一个PLL产生的不同时钟)时,
一定要用高速时钟把低速信号打一下,可以大大提高
系统延时特性;

其实在做FPGA设计的时候时钟域是最需要考虑的，你说的这个情况是从慢的domain到快的domain。
试想如果你要把一个信号从慢的domain转到快的应该怎么样？？
而且经常1个buffer并不能完全保证metastable出现的几率足够小，一般情况下至少需要sync两次，如果想跑到200M以上甚至要做3次。