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初学fpga的教训,供大家批判

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楼主: JohnSharc
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41楼
jewson| | 2009-11-1 12:09 | 只看该作者 回帖奖励 |倒序浏览
坚信：时序是设计出来的！

                  学习，学习，再学习！

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42楼
white5502| | 2009-11-30 13:29 | 只看该作者
看看还是很有价值

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43楼
flashxujun| | 2009-12-11 14:46 | 只看该作者
5,跨时钟域(哪怕是同一个PLL产生的不同时钟)时,
一定要用高速时钟把低速信号打一下,可以大大提高
系统延时特性;

其实在做FPGA设计的时候时钟域是最需要考虑的，你说的这个情况是从慢的domain到快的domain。
试想如果你要把一个信号从慢的domain转到快的应该怎么样？？
而且经常1个buffer并不能完全保证metastable出现的几率足够小，一般情况下至少需要sync两次，如果想跑到200M以上甚至要做3次。

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44楼
kevin04021101| | 2010-1-2 23:27 | 只看该作者
虽然有的人打压，但我还是觉得 楼主的总结还是很好的，支持，技术 好多就是要经过这样的讨论的~

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45楼
tf_0991| | 2010-2-16 11:15 | 只看该作者
楼主很慷慨，受教了。

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46楼
zwll| | 2010-2-16 14:08 | 只看该作者
确实很有帮助啊

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47楼
QQxin| | 2010-2-22 11:26 | 只看该作者
谢啦!

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48楼
tiantian001| | 2010-2-23 22:02 | 只看该作者
我做的到153M不用考虑LVDS在FPGA内部的影响，只要注意引脚分配正好是差分对就好，觉得主要是跟PCB布线有关，要考虑蛇行走线了，不然可能出错

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49楼
tear086| | 2010-2-25 00:38 | 只看该作者
mark 学习了。

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50楼
zhengsijing| | 2010-3-31 19:02 | 只看该作者
谢谢楼主

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51楼
yeti_dead| | 2010-4-2 18:33 | 只看该作者
是不是真的不能超过50M，我以前的做了60，太惭愧了。看样下次得注意了

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52楼
tf_0991| | 2010-9-1 16:51 | 只看该作者
谢谢分享！

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53楼
qiang3a| | 2010-9-10 15:22 | 只看该作者
:funk:看看，学学

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54楼
jiayush| | 2010-9-28 16:51 | 只看该作者
不错,谢谢分享

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55楼
armsnow| | 2011-3-2 15:42 | 只看该作者
分享一下

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56楼
JLINGON| | 2011-3-13 12:44 | 只看该作者
谢谢、、

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57楼
beanandpeach| | 2012-12-2 21:03 | 只看该作者
都忘光咯。。。

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58楼
qingniao966| | 2012-12-6 23:18 | 只看该作者
这么老的**还翻啊。

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59楼
visicom| | 2012-12-7 21:28 | 只看该作者
格式乱 看的累

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60楼
rafaa| | 2012-12-7 23:27 | 只看该作者
至上而下的设计思路才是王道:D

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