赛灵思rapidIO IP核自带的实例问题请教

发表于 2011-11-9 12:17

那几个错误的大致意思是chipscope核中icon中的端口CONTRLR0[3]，CONTRLR1[3]，CONTRLR2[3]（这三个端口在LUT6中作为输入），但是在综合map时却被优化掉了，同时也影响了相应的输出端口。

我不知道为什么出现这样的情况

发表于 2011-11-11 08:40

ZPW-2000闭环电码化系统运用中存在问题的分析及改进

发表于 2011-11-11 08:40

提示: 该帖被管理员或版主屏蔽

发表于 2011-11-11 13:44

留个脚印

发表于 2011-11-11 13:44

:lol

发表于 2011-11-29 11:57

不是xilinx的IP核可以先从网上下载免费使用版的许可吗？

发表于 2011-11-29 21:22

87# tomodachi 可是申请免费试用的

发表于 2011-11-29 23:21

恩，是的啊，之前在Xilinx官网上申请成功了试用版的许可，想在ML507评估板上验证下，但是不知道从何下手，综合时候各种错误。主要是对rocketio还不是很了解，里面涉及到的引脚太多了，生成一大堆文件，都不知道该用哪些。 88# GoldSunMonkey

发表于 2011-11-29 23:26

:)慢慢摸，兄弟，这是成长的过程

发表于 2012-5-4 14:22

kankandajia交流真好

发表于 2012-5-15 22:52

这个核真的有这么难么。。。。加油加油，我要搞定

发表于 2012-6-25 18:18

:) good good study！

发表于 2012-6-25 21:26

路过学习了！

发表于 2012-6-25 21:27

路过学习了！

发表于 2012-7-11 22:52

请问你是怎么在官网申请的啊，请指教，哈哈，第一次申请IP核 81# zy7598865

发表于 2012-7-12 13:28

发表于 2012-7-12 20:03

好古老的帖子啊！

发表于 2012-7-14 10:28

请问搞定了吗？兄弟，最近我也刚开始用，也是605的开发板 91# zy7598865

发表于 2012-10-11 11:14

这样修改时序约束没有用啊！依然有错。

发表于 2012-10-11 18:12

这样修改时序约束没有用啊！依然有错。
yangjia880313 发表于 2012-10-11 11:14

??