VHDL 变量variable的相减

在进程里面定义两个变量a、b并在进程其它地方给变量赋了初值a:=5000000; b:=40000;，然后执行语句a:=a-b; 想问一下，变量可以进行这样的减法运算吗？用modelsim进行仿真，仿真输出正确，但是把编译后的程序下载到FPGA上面的时候，竟然发现运行输出是不正常的？

VARIABLE a:INTEGER RANGE 0 TO 500000:=0;       
VARIABLE b:INTEGER RANGE 0 TO 40000:=0;

a:=5000000;
b:=40000;

a:=a-b;