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[verilog] 能否用VERILOG写TB去测试VHDL的代码？

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 楼主| zjjxt 发表于 2015-10-9 17:03 | 显示全部楼层 |阅读模式
verilog, VHDL, 代码
如题？
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雪夜虫子 发表于 2015-10-9 18:06 | 显示全部楼层
可。
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ococ 发表于 2015-10-10 08:59 | 显示全部楼层
可以
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 楼主| zjjxt 发表于 2015-10-10 09:58 | 显示全部楼层
感谢，因为好多实例都是用VHDL写的，而我不想用VHDL，所以一直有这个担心。谢谢楼上
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sxhhhjicbb 发表于 2015-10-10 22:00 | 显示全部楼层
vhdl verilog模块是可以互想调用的。
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