verilogHDL菜鸟的初问

请问大虾如何给一个reg型变量赋初值。<br />如下，count用于计数，能给它赋一个初值吗？<br /><br />reg[2:0]&nbsp;count;<br />always@&nbsp;(posedge&nbsp;clk)<br />begin<br />count&lt=cont+1'b1;<br />end

可以用：<br />initial<br />&nbsp;&nbsp;&nbsp;begin<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;count=1234;<br />&nbsp;&nbsp;&nbsp;end<br />但只能用于仿真，因为没法“综合”成电路。<br /><br />对于实际电路，可以用一个IO或其他方式来初始化：<br />always@&nbsp;(posedge&nbsp;reset)<br />&nbsp;&nbsp;&nbsp;begin<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;count=1234;<br />&nbsp;&nbsp;&nbsp;end<br />

补充一种方法，在波形仿真中直接对count设置成初始值。