Xilinx FPGA输出时钟问题

发表于 2016-4-18 19:56

使用artix-7芯片输出125M的时钟信号，高电平可以达到3.3V，但是输出的低电平始终下拉不到零。这到底是为什么？？？求大神帮我解答一下！！！！

发表于 2016-4-18 21:29

究竟是零点几啊？

发表于 2016-4-18 21:50

玄德发表于 2016-4-18 21:29
究竟是零点几啊？

低电平只能下拉到1.5V左右

发表于 2016-4-18 22:27

好像明白了，
这应当是高速情况下管脚寄生电容太大造成的，
不能短期内彻底放电。

如果后面是芯片的时钟输入端，这样的信号问题不大，能够正确识别；
如果要求高，就想办法改变管脚的端口特性吧。

发表于 2016-4-19 09:42

玄德发表于 2016-4-18 22:27
好像明白了，
这应当是高速情况下管脚寄生电容太大造成的，
不能短期内彻底放电。

这个信号我一方面是需要输入到DFF中，另外还要引出到芯片外进行观测的。请问这个寄生电容太大是否就是由于我将信号通过I/O端口输出导致的？内部直接输入到DFF的信号波形是否可能是正常的？？

发表于 2016-4-19 09:55

这跟输出的驱动电路有关，也和实际工艺的分布参数有关。
三、四十兆就开始出现这样的情况了。

能不引出最好了。

发表于 2016-4-19 10:00

玄德发表于 2016-4-19 09:55
这跟输出的驱动电路有关，也和实际工艺的分布参数有关。
三、四十兆就开始出现这样的情况了。

是不是不引出的话内部直接传输到DFF的信号幅度是正常的？？？

发表于 2016-4-19 10:03

JUN_HR 发表于 2016-4-19 10:00
是不是不引出的话内部直接传输到DFF的信号幅度是正常的？？？

至少会比外面好得多。

发表于 2016-4-19 10:12

玄德发表于 2016-4-19 10:03
至少会比外面好得多。

那请问能否做一定的参数设置进行优化？？？IO 端口那边好像只能设置drive strength和Slew type？？

发表于 2016-4-19 10:19

JUN_HR 发表于 2016-4-19 10:12
那请问能否做一定的参数设置进行优化？？？IO 端口那边好像只能设置drive strength和Slew type？？ ...

效果可能有限，但值得试一下。

这样高速的信号，要用差分输出。

发表于 2016-4-19 10:25

玄德发表于 2016-4-19 10:19
效果可能有限，但值得试一下。

这样高速的信号，要用差分输出。

好的，我先试试看

发表于 2016-4-19 11:58

测试的时候是否注意探头的衰减和带宽的设置？因为测量本身可能造成不准确

[FPGA] Xilinx FPGA输出时钟问题