逻辑门-电平交错问题

数字电路中，逻辑电平竞争-冒险应该是比较常见，通常的解决办法都有什么呢，

没有什么“逻辑电平交错”这一术语，只有电平兼容、电平转换之类，先说清楚你的问题。

chunyang 发表于 2017-5-2 20:27
没有什么“逻辑电平交错”这一术语，只有电平兼容、电平转换之类，先说清楚你的问题。 ...

不好意思，比如说一个与门的两个输入信号，一个输入端信号在下降沿的时候，另一个输入端信号正好处在上升沿，这时候与门会输出一个不需要的“1”

chunyang 发表于 2017-5-2 20:27
没有什么“逻辑电平交错”这一术语，只有电平兼容、电平转换之类，先说清楚你的问题。 ...

像图片这样

bylxy000 发表于 2017-5-2 21:19
像图片这样

产生这种现像的原因，是U4A一个输入端经过U1的延迟，另一个没有延迟。

bylxy000 发表于 2017-5-2 21:19
像图片这样

别再“发明”术语了，这种现象很正常，沿不同步而已。不过要做到严格的沿同步也不容易，想消除这种窄脉冲，对于与门，应在设计上保证0到1的反转在1到0之后，这就要看你的前级信号源了。如果前级信号源不是你设计的，没法更改，那只能加门电路来延时。

bylxy000 发表于 2017-5-2 21:16
不好意思，比如说一个与门的两个输入信号，一个输入端信号在下降沿的时候，另一个输入端信号正好处在上升 ...

异步会发生这种问题，必须要有同步器件进行克服，故意设定一个D型REG进行缓冲下。把这种过渡态压制在局部电路中，不对其他电路作出影响，因为同步脉冲下，只在脉冲边沿时，对输出有改变。边沿到来时，那个时刻的电路状态（已经稳定了），决定了输出，除非同步脉冲来时，输出也在变化，那个机率是很少的。但不过不是输出毛刺了，而是输出不准确。

高速数字电路都是用同步电路，异步电路不定状态太多了，多是电路亚稳态造成的。

bylxy000 发表于 2017-5-2 21:19
像图片这样

这种问题，只出现高速电路，高速信号中。低速信号一般不严重。除非边沿不正常。

在输出最后加D触发器锁存.

wanquanbudong

组合逻辑中的竞争与冒险现象。简单的放大直接加RC滤波器，后加思密特触发器整形。复杂一点的就讲555频率翻倍，2分频作为后级电路工作的时钟，原始振荡频率作为同步时钟频率对电路进行同步处理。。。。